tag yarı iletken
Wafer Nedir? Yapay Zeka Çiplerinin Hammaddesi (Silikon Vaferi)
Bu sayfada yarı iletken (Wafer Nedir? Yapay Zeka Çiplerinin Hammaddesi (Silikon Vaferi)) etiketi ile işaretlenmiş 3 yapay zeka kavramını bulabilirsiniz.
Silikon vafer (wafer), yarı iletken çip üretiminin temelini oluşturan, yüksek saflıkta silikon kristalinden kesilmiş ince ve yuvarlak disk biçimindeki levhadır. GPU, TPU, NPU ve ASIC gibi yapay zeka ivedileyicilerinin tamamı bu diskler üzerine foto-litografi, oyma, kaplama ve diğer kimyasal işlemler uygulanarak üretilir. Tek bir wafer üzerinde aynı anda yüzlerden binlerce özdeş çip (die) üretilebilir; bu da büyük ölçekli seri üretimi ve düşük birim maliyeti mümkün kılar. Endüstri standardı wafer çapı günümüzde 300 mm (12 inç) düzeyindedir. NVIDIA H100 ve H200, Google TPU v5 ile Apple M4 gibi günümüz AI çiplerinin tamamı bu boyuttaki wafer'lar üzerinde TSMC, Samsung veya Intel Foundry gibi fabrikasyon tesislerinde üretilmektedir. Wafer verimi (yield), üretim kalitesinin ve doğrudan çip maliyetinin birincil göstergesidir: hatasız üretilen die sayısı arttıkça birim maliyet düşer. Wafer üretim süreci Czochralski kristal büyütme yöntemiyle başlar. Yüksek saflıkta eritilen silikon, dönen bir tohum kristalinin etrafında yavaşça çekilerek silindirik bir ingot oluşturulur. Bu ingot elmas telli makinelerle 0,7-1 mm kalınlıkta dilimlenip kimyasal-mekanik planarizasyon (CMP) ile atomik düzeyde pürüzsüzleştirilir. Litografi aşamasında EUV (Extreme Ultraviolet) ışığı kullanılarak transistörler ve bağlantı yolları wafer yüzeyine aktarılır; 3 nm ve altı geometrilerde bu adım ASML'nin ürettiği 150 milyon dolar değerindeki özel EUV makinelerini zorunlu kılar. Fabless iş modeli, NVIDIA, AMD ve Apple gibi tasarım şirketleri ile TSMC, Samsung gibi üretici foundry'ler arasındaki iş bölümünü tanımlar. Bu yapı, tasarım ekiplerine çip mimarisine odaklanma imkânı verirken pahalı fabrikasyon yatırımlarını foundry'lere bırakır. 2020-2022 küresel çip krizinde ortaya çıkan wafer kapasitesi darboğazı, yapay zeka çip arzını ciddi biçimde etkileyerek tedarik zinciri güvenliğini jeopolitik gündemin merkezine taşımıştır.
Wafer Nedir? Yapay Zeka Çiplerinin Hammaddesi (Silikon Vaferi)
Silikon vafer (wafer), yarı iletken çip üretiminin temelini oluşturan, yüksek saflıkta silikon kristalinden kesilmiş ince ve yuvarlak disk biçimindeki levhadır. GPU, TPU, NPU ve ASIC gibi yapay zeka ivedileyicilerinin tamamı bu diskler üzerine foto-litografi, oyma, kaplama ve diğer kimyasal işlemler uygulanarak üretilir. Tek bir wafer üzerinde aynı anda yüzlerden binlerce özdeş çip (die) üretilebilir; bu da büyük ölçekli seri üretimi ve düşük birim maliyeti mümkün kılar. Endüstri standardı wafer çapı günümüzde 300 mm (12 inç) düzeyindedir. NVIDIA H100 ve H200, Google TPU v5 ile Apple M4 gibi günümüz AI çiplerinin tamamı bu boyuttaki wafer'lar üzerinde TSMC, Samsung veya Intel Foundry gibi fabrikasyon tesislerinde üretilmektedir. Wafer verimi (yield), üretim kalitesinin ve doğrudan çip maliyetinin birincil göstergesidir: hatasız üretilen die sayısı arttıkça birim maliyet düşer. Wafer üretim süreci Czochralski kristal büyütme yöntemiyle başlar. Yüksek saflıkta eritilen silikon, dönen bir tohum kristalinin etrafında yavaşça çekilerek silindirik bir ingot oluşturulur. Bu ingot elmas telli makinelerle 0,7-1 mm kalınlıkta dilimlenip kimyasal-mekanik planarizasyon (CMP) ile atomik düzeyde pürüzsüzleştirilir. Litografi aşamasında EUV (Extreme Ultraviolet) ışığı kullanılarak transistörler ve bağlantı yolları wafer yüzeyine aktarılır; 3 nm ve altı geometrilerde bu adım ASML'nin ürettiği 150 milyon dolar değerindeki özel EUV makinelerini zorunlu kılar. Fabless iş modeli, NVIDIA, AMD ve Apple gibi tasarım şirketleri ile TSMC, Samsung gibi üretici foundry'ler arasındaki iş bölümünü tanımlar. Bu yapı, tasarım ekiplerine çip mimarisine odaklanma imkânı verirken pahalı fabrikasyon yatırımlarını foundry'lere bırakır. 2020-2022 küresel çip krizinde ortaya çıkan wafer kapasitesi darboğazı, yapay zeka çip arzını ciddi biçimde etkileyerek tedarik zinciri güvenliğini jeopolitik gündemin merkezine taşımıştır.
Chip Design Nedir? Entegre Devre Tasarım Süreci (Çip Tasarımı)
Chip tasarimi (chip design), bir yariiletken entegre devrenin islevsel gereksinimlerinden baslayarak fiziksel silikon katmanina kadar tum tasarim asamalarini kapsayan, son derece karmasik ve disiplinlerarasi bir muhendislik alanidur. Modern bir cip milyarlarca transistor icerdiginde bu tasarimi manuellle gerceklestirmek imkansizdir; Electronic Design Automation (EDA) araclari bu sureci yurutebilir kilan yazilim katmanini olusturur. Tasarim akisi birden fazla abstraksiyon katmanindan gecer. En ust duzeyinde mimari tasarim, ipin ne yapacagini tanimlar. Register-Transfer Level (RTL) asamasinda Verilog veya VHDL gibi donanim tanimlama dilleriyle mantiksal devreler kodlanir. Sentez asamasinda bu RTL kodu, belirli bir teknoloji kutuphanesi ve performans kisitlamalariyla standart hucrelere (standart cells) donusturulur. Place-and-route (yerlesim ve yonlendirme) asamasinda sentezlenmis devre elemanlari fiziksel olarak cipse yerlestirilir ve metal katmanlarla birlestirilir. Fiziksel dogrulama (DRC, LVS) tasarimin imalat kurallarina uygun olup olmadigini kontrol eder. Son olarak GDSII dosyasi foundry'ye gonderilir. AI'in chip tasarımına entegrasyonu son yillarda hizlanmistir. Google'in 2021 yilında Nature dergisinde yayinlanan makalesi, pekistirmeli ogrenme kullanan bir sistemin GPU cip yerlesim gorevini uzman insanlarla rekabet edecek duzeyde gerceklestirebildigini gostermistir. Synopsys ve Cadence gibi EDA sirketleri AI destekli optimizasyon araclari piyasaya surmustir. Generatif AI'in RTL kod uretimi ve dogrulama test ornekleri olusturma konularinda da deneyler yapilmaktadir. Fabless model, tasarim ve uretimi birbirinden ayirmistir. Qualcomm, NVIDIA, AMD ve Apple gibi fabless sirketler ciplerini tasarlarken uretimi TSMC, Samsung Foundry ve Intel Foundry gibi fab sirketlerine birakmaktadir. Bu is bolumu, tasarim inovasyonunun uretim altyapisina yatirim yapilmadan gerceklestirilebilmesine olanak tanımistir. **Sik Sorulan Sorular** **Chip tasarimi ogrenmeye nereden baslarim?** Verilog veya VHDL dilleriyle baslayip gercek donanim geri bildirim dongusu icin FPGA kullanmak yaygın bir giris yoludur. Cocotb ile Python tabanli dogrulama ve acik kaynak OpenROAD EDA araclari ogrenmek icin pratik seçeneklerdir. **AI chip tasarımında insanlarin yerini alacak mi?** Kisa vadede hayir. AI belirli tasarim alt gorevlerini (placement, parametre optimizasyonu) hizlandirirken mimari karar verme ve gereksinim analizi hala insan uzmanligi gerektirmektedir. **FPGA ile ASIC arasindaki fark nedir?** FPGA, saha programlanabilir bir donanımdir; tasarim degistirilebilir. ASIC (Application-Specific Integrated Circuit) belirli bir uygulama icin ozel uretilmis, degistirilemez bir cipttir; daha yuksek performans ve dusuk guc tuketimi saglar ama tasarim maliyeti ve suresi cok daha yuksektir. **Cip tasarim sureci ne kadar surer?** Basit bir cip aylar alirken karmasik bir SoC (System-on-Chip) 3-5 yil alabilir. Dogrulama, genellikle RTL kodlama ile birlikteyken toplam surecin yuzde ellisinden fazlasini kaplar.
Die Stacking Nedir? 3D Çip Entegrasyonu Rehberi (Die Yığma)
Die stacking (die yığma veya 3B entegre devre), birden fazla yarı iletken çip katmanının (die) dikey olarak üst üste istiflendiği ve Through-Silicon Via (TSV) ya da hibrit bağlama yöntemiyle birbirine bağlandığı ileri bir paketleme teknolojisidir. Bu teknik sayesinde çipler arasındaki iletişim mesafesi dramatik biçimde kısalır; sinyal gecikmeleri azalır, bant genişliği artar ve bit başına enerji tüketimi düşer. Die stacking'in en yaygın örneği HBM (High Bandwidth Memory) bellektir. HBM'de 4-12 DRAM katmanı dikey olarak üst üste istiflenip bir interposer üzerinde GPU veya AI işlemcisiyle yan yana konumlandırılır. NVIDIA H100'deki HBM3 bellekler 3,35 TB/s'ye varan bant genişliği sunarak yapay zeka modellerinin eğitimindeki bellek darboğazını büyük ölçüde ortadan kaldırır. AMD 3D V-Cache teknolojisi, TSMC'nin SoIC (System-on-Integrated-Chip) hibrit bağlama prosesiyle SRAM katmanlarını doğrudan CPU üzerine istifler. 9 µm pitch ile gerçekleştirilen bu bağlantı, geleneksel yöntemlere göre 15 kat daha yoğun bir ara yüz sunar ve L3 önbellek kapasitesini 2-3 katına çıkarır. Intel'in Foveros teknolojisi ise farklı süreç düğümlerinde üretilmiş katmanları—örneğin 7 nm hesap die'ı ile 22 nm G/Ç die'ını—tek paket içinde birleştirerek heterojen entegrasyona olanak tanır. TSMC SoIC ve Intel Foveros Direct gibi modern çözümler, yapay zeka hızlandırıcı tasarımının temel bileşeni hâline gelmektedir.